依据RISC-V基金会上一年7月发布的数据，2022年选用RISC-V架构的处理器已出货100亿颗，估计2025年有望打破800亿颗。在SoC中布置RISC-V内核，已发展为一个敏捷添加的趋势。这背面的重要驱动力是RISC-V能够定制或创立ISA和微架构扩展，以区别各运用范畴的处理器规划。

  可是，考虑到高度的复杂性和所需的高水平专业相关常识，运用RISC-V指令集来规划具有正确扩展的专有内核并非易事。不只要在架构上精心规划，还要评价其完成和规划决议计划对芯片功率、功能和面积（PPA）的影响。

  为了帮忙芯片规划人员快速开发定制化的RISC-V处理器并完成最佳PPA，新思科技推出RTL Architect与ASIP Designer两种东西。

  ASIP Designer是用于规划、完成、编程和验证专用指令集处理器的东西。运用ASIP Designer芯片规划人能快速取得优化的C/C++编译器、周期精确的模拟器和ASIP可归纳硬件完成。运用ASIP独有的compiler-in-the-loop和synthesis-in-the-loop方法学，能够将ISA和微架构快速调整到合适的运用范畴。

  RTL Architect是业界首个集成了签核技能的物理感知RTL剖析、探究和优化体系，经过快速、多维完成猜测引擎，能够精确猜测架构改变对PPA的影响，而无需等候物理规划团队的反应定见，更早更快的得到可猜测的成果。

  7月13日，新思科技联合智东西公开课策划推出「RISC-V内核规划与PPA优化技能公开课」，由新思科技（我国）数字芯片规划前端完成运用工程师司理闵婧、ASIP Designer东西集资深运用工程师翟宝陆两位技能专家一起主讲，主题为《怎么快速开发定制化RISC-V处理器并完成PPA方针》。

  闵婧教师将在公开课中共享在SoC中布置RISC-V内核的增加趋势，并就评价RISC-V处理器在完成和架构规划决议计划对PPA的影响这一难题进行解读。之后，她会要点解说新思科技RTL Architect与ASIP Designer两个东西的特性。

  闵婧，新思科技（我国）数字芯片规划前端完成运用工程师司理，首要担任帮忙客户运用RTL Architect、Design Compiler、Fusion Compiler、Formality等数字前端完成验证东西，供给技能上的支撑作业。具有多年数字电路前端完成经历，在参加新思科技之前，曾上任于海思麒麟芯片规划部，参加多款麒麟芯片的规划完成作业

  翟宝陆，新思科技（我国）ASIP Designer东西集资深运用工程师，首要担任帮忙客户运用ASIP Designer东西规划专用指令集处理器 (ASIP)，以及东西售后技能上的支撑作业。具有多年专用指令集处理器规划验证经历，对ASIP的架构探究以及功能优化有很深化的了解。在参加 新思科技之前，曾上任于展讯通讯，担任语音处理、ISP 和无线范畴的多个专用处理器的规划和验证作业。